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05-04-2013, 19:38 | #15701 | |
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05-04-2013, 19:51 | #15702 | |
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05-04-2013, 20:00 | #15703 | |
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P.S comunque anche io sono andato al risparmio con la pasta termica visto che usato quella che era rimasta sulla CPU, però era talmente tanta che mi è bastata stenderla di nuovo.
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05-04-2013, 20:32 | #15704 |
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Allora ho fatto qualche prova, ho disabilitato dalla scheda madre l'oc auto che era impostato di deffault e ho notato che il vcore è stabilissimo ora, però il problema dell'abbassamento frequenza rimane! ho provato a disabilitare da scheda madre anche la protezione da surriscaldamento e il trhottling auto della cpu ma niente da fare continua a 62-63 gradi ad abbassare di frequenza!
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05-04-2013, 21:42 | #15705 | |
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05-04-2013, 21:46 | #15706 | |
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05-04-2013, 21:56 | #15707 | |
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Comunque pubblicizzo il mio nuovo thread di vendita componenti, fra cui c'è un FX-8120, se qualcuno è interessato ecco il link
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05-04-2013, 22:20 | #15708 |
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Qui c'è un bell'articolo, vecchio, su quelle che sarebbero le evoluzioni di Steamroller.
http://translate.googleusercontent.c...NP-ADS0OyYkjJA Onestamente fino ad ora quello che so su Steamroller riguarda unicamente quanto scritto su questo TH... ci sono parecchie differenze. E tra l'altro, sono dell'idea che quanto AMD modifica in Steamroller rispetto a Piledriver, rappresenti dove si avrebbe la perdita di potenza, ed abbiamo: - In primis, lì parlano esplicitamente di un abbassamento del -20% branch predictions error e -30% fewer caches misses, che, come ben sappiamo, sono la causa del forzato svuotamento delle pipeline, e più queste sono lunghe, maggiore sarebbe la perdita, ed un simile abbassamento di errore, equivarrebbe a dire che Zambesi/Vishera ne sarebbero enormemente penalizzati. Poi i nuclei Steamroller, avrebbero una latenza inferiore ed una larghezza di banda maggiore, ed una L2 dinamica, che non comprendo cosa intendano con questo. Per la FP... due 128-bit FMAC (fusibile-multiply-add capacità) unità, ma ha una sola unità MMX - Mossa Wrestling contro le due unità MMX. AMD ha dichiarato che questo cambiamento è in risposta al mutare delle situazioni di calcolo, e rimuovendo le unità MMX possono reclamare spazio senza morire troppo grande di un calo di prestazioni. Poi parla di Pipeline più efficienti... ma non so se si colleghi al miglioramento di predizione... A tutto ciò si aggiungerebbe un 30% di consumo inferiore per l'utilizzo delle librerie ad alta densità, che lì riportano ad un aumento di riduzione spazio occupato tanto quanto un salto di miniaturizzazione silicio.... come dire... se fosse fatto sul 45nm, equivarrebbe ad un guadagno spazio/consumi equivalente ad un 32nm. Lì nell'articolo praticamente , lo giudicano come un Piledriver più raffinato... più che un cambio architetturale. E' difficile fare una stima di quale potrebbe essere l'incremento... però, giudicando l'aumento del 10-15% come promesso da AMD ad ogni evoluzione riferito al solo IPC, direi che sarebbe in linea, ma quel 30% di guadagno lato silicio dovrebbe essere sfruttato unicamente come diminuzione del TDP procio commerciale, perchè, altrimenti, se sfruttato per aumentare potenza, o lato frequenze o lato aumento moduli, certamente si arriverebbe a valori ben più alti di quel 10-15% complessivo. Discorso RAZIONALE... Steamroller non è chiaro su quale miniaturizzazione verrà prodotto, ma sicuramente non sul 32nm SOI. Sapere quali frequenze potrà concedere il nuovo salto miniaturizzazione, difficile dirlo, ma sicuramente concederà un TDP inferiore rispetto al 32nm a parità di frequenza e numero di transistor. Mettendo dei numeri a caso, quindi, assegnando un conservativo -15% di TDP per il salto miniaturizzazione silicio, sommato al -30% per le librerie ad alta densità, un 2% (indicativo) per una gestione ottimale della frequenza rispetto al carico, un numero di transistor teoricamente inferiore dovuto all'eliminazione di una MMX nel modulo, che il tutto sommato possa arrivare ad un conservativo -40% di TDP, ci starebbe tutto. SE il silicio non concedesse frequenze maggiori o comunque pure uguali a quelle che darebbe il 32nm SOI (sia l'attuale che il futuro PP), dubito fortemente che AMD preferisca commercializzare un X8 Steamroller a 75W TDP (125W -40%) piuttosto che sfruttare quel margine per aumentare i moduli, tipo un X12 125W TDP. Poi tutto è possibile, chiaramente tutto dipenderà dalle intensioni AMD lato server, tanto il desktop è una ruota... perchè per quanto possa aumentare di IPC Steamroller, se non fossero possibili frequenze attorno ai 4,5GHz def e pure superiori, difficilmente avrebbe le carte per mantenere la quota di mercato server attuale o addirittura sperare di recuperare quanto perso in questi anni. Chiaramente un X12 cambierebbe nettamente lo scenario. Tra l'altro... per quello che ho sottolineato... il punto principale per BD penso che sia quello di aumentare al massimo le prestazioni, quindi non troverei logico togliere una MMX a modulo... mentre troverebbe un senso se ci collegassimo proprio alla filosofia con cui è nato BD, cioè una potenza si inferiore a core per la condivisione (non riferito al Phenom II ma piuttosto a 2 core separati), ma a fronte di un aumento dei core totali finali. Quindi ridurre i transistor a modulo eliminando una MMX, visto che comunque farebbe calare leggermente l'IPC, non troverebbe un guadagno riducendo il die size (per una possibile riduzione del prezzo finale, in quanto lo sarebbe già ora), ma una situazione ancor più favorevole dell'opzione aumento numero massimo dei moduli.
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05-04-2013, 23:28 | #15709 | |
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PS l'ho smontato dopo un po' d'utilizzo, quindi ho facilmente ridistribuito la pasta calda ed é uno strato molto sottile, ma uniforme CIAUZ
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05-04-2013, 23:32 | #15710 | |
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invece come siamo messi a tempi e processi produttivi, mi ricapitolate un poì le prossime scadenze? grazie |
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06-04-2013, 00:24 | #15711 | |
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Tuttavia sono d'accordo con te, l'leiminazione delle mmx potrebbe essere il motivo per liberare spazio togliendo qualcosa che ormai si usa pochissimo (es: mmx) e fare spazio quindi a piu cluster's/moduli.
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06-04-2013, 00:44 | #15712 | |
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06-04-2013, 02:00 | #15713 | |
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06-04-2013, 03:49 | #15714 | |
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domanda: ma il 3dnow esiste ancora ?
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06-04-2013, 09:42 | #15715 |
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ricordo che avevano annunciato della sua scomparsa con bulldozer
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06-04-2013, 11:37 | #15716 |
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Quotando il discorso MMX, un aumento del 20%-30% sulla predizione, a spannella, potrà portare tra un 4-6% di aumento IPC (rapportando il 20-30% su 100% e quindi sull'IPC totale)... latenze inferiori e ottimizzazioni qua e là, sarebbe già molto se totalizzassero un 3%... quindi nel complessivo per me non ci sarebbero i numeri già per arrivare ad un +10% (sempre che non ci sia dell'altro che AMD abbia tenuto nascosto).
Se ciò che scrivo si rivelasse reale, e ipotizzando che l'aumento della densità dei transistor sul silicio possa essere incompatibile con il 32nm SOI (del resto, se non lo fosse, giudicherei più consono un'azione stile tic-toc Intel, cioè Piledriver lo si conosce bene, new piledriver con la nuova tecnologia di densità e poi salto miniaturizzazione silicio), è chiaro che Steamroller sul 32nm SOI non si potrebbe fare, e quindi, il ritardo di Steamroller troverebbe un motivo plausibile. Secondo me, il discorso di un X8 APU, indipendentemente da quali variazioni possa avere a livello modulo, circa il clock di 1,5GHz, penso che siano vere ma vanno riferite ad un ES, e BD nelle prime versioni era 1,5/2GHz, mentre la versione commerciale arrivò a 3,6GHz. Per evitare le solite polemiche inutili... io sto parlando per quello che vedo nella linea di AMD, e che questa non si sta assolutamente indirizzando in corposi aumenti IPC, ma punta sull'ottimizzazione/evoluzione di Zambesi conservando la stessa potenza INT/FP. Un aiuto in tal senso lo daranno le game/consol nel caso di APU X8... perchè comunque obbligherebbe le software/house game ad adeguarsi alla potenzialità del software proprietario per contrastare una migrazione verso Xbox. Tolto il settore game... anche senza profondi cambiamenti, di fatto dove serve la potenza massima, la parellizzazione è già sfruttata, anche se distante dal massimo ipotizzabile.
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06-04-2013, 13:48 | #15717 |
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ma tu parli delle apu (desktop e mobile) ? Non credo che nelle cpu fx SR verrà adottato il 28nm bulk. Come non credo che le cpu fx SR verra inserita la igp. Secondo me amd vede poco ideneo il 28nm bulk per gli fx. Questo è uno dei tanti motivi per il quale si conoscono le date di kaveri (desktop e mobile) ma niente notizie sugli FX SR.
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06-04-2013, 14:28 | #15718 | |
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forse, in ST l'incremento di ipc potrebbe essere lievemente più alto... la cache L2 (l'ho già spiegato nel mio post precedente, deve essere sfuggito ) si può spegnere a banchi da (non conosco) 512 o 256 kb. lo fanno per il risparmio energetico? quanto consuma? non è una sram? |
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06-04-2013, 17:48 | #15719 | |
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06-04-2013, 21:23 | #15720 | |
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Cioè... concordo in pieno che passare da un 32nm SOI comunque rodato, difficilmente il 28nm potrebbe garantire di più, in primis per le massime frequenze, ed in secondo luogo dubito in un risparmio TDP consistente. Ma, lì paragonano che utilizzare le librerie ad alta densità si avrebbero vantaggi tanto quanto un salto di miniaturizzazione silicio, quindi un 28nm potrebbe garantire almeno tanto quanto un 22nm... e se fosse così... sarebbe inutile aspettare il 20nm, che comunque sarà sicuramente utilizzato quando disponibile. Per il discorso IPC... io la dico per come la vedo... e sto giro la vedo in modo negativo (e chi ha detto che se si tratta di AMD la vedo sempre bicchiere mezzo pieno? ). Invece... secondo me... un X12 lo vedrei molto più probabile nell'incremento potenza. Cioè... sulla carta un X12 riuscirebbe a dare fino ad un +50% in MT rispetto ad un X8 e a parità di frequenza. Ad essere stralarghi... supponiamo pure un incremento da favola del +20% tra IPC ed ottimizzazioni varie all'interno del modulo per limare la perdita del CMT) e frequenze def sui 4,4GHz... un SR X8 risulterebbe del 20% più potente rispetto ad ora. Non voglio sollevare un vespaio... ma un 8350 non ha un IPC alto, eppure, unito a frequenze turbo maggiori, alla fine non mi sembra che sia granchè penalizzato sull'ST, ed ancor meno lo sarebbe un SR foss'anche con un +5% di IPC solamente. Ma immaginatevi (fantascienza) un Vishera X12... potenze ST simili (perchè comunque la massima frequenza Turbo è disgiunta dal numero moduli del procio, il Turbo su X4 sarebbe lo stesso sia che fosse un X8 che X12), ma con un MT comunque superiore. La differenza è che al momento Vishera è 125W TDP per un X8, e quindi un X12 per forza di cose dovrebbe avere una frequenza def inferiore (di quanto, difficile dirlo), ma sarebbe del tutto diverso nel caso che già un X8 a 28nm 4,5GHz risultasse sui 95W TDP, ed un 30% in meno di TDP dovuto alle librerie di densità, già ci riuscirebbe ed a parte resterebbe da quantificare il vantaggio tra 32nm a 28nm e la riuscita del PP. Le L3 inclusive ed esclusive hanno la loro parte di pregi e difetti. La L3 è una sorta di buffer tra le L2 e le DDR3. La inclusiva offre la peculiarità di non andare a cercare i dati su tutte le cache del procio, perchè quei dati sono già copiati nella L3. Quindi una capacità di L3 ad esempio di 8MB, se esclusiva gli 8MB risulterebbero pienamente disponibili, se inclusiva, invece, dal nominale andrebbe tolto la dimensione L1 + L2 moltiplicata per n core, ed è per questo che i proci Intel server hanno delle L3 industriali. Ad esempio... prestazionalmente va anche valutato che le cache Intel sono più veloci di quelle AMD, quindi in un Intel averla esclusiva o inclusiva darebbe una differenza certamente inferiore rispetto a quella AMD, appunto perchè tutti quei passaggi richiedono un tempo superiore per latenze più alte. La esclusiva mi sembra renda di più nei server.
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