Intel, la Legge di Moore valida oltre il 2025: le innovazioni che lo permetteranno

La Legge di Moore dice che il numero di transistor in un microchip raddoppia all'incirca ogni due anni e sulla sua validità al giorno d'oggi c'è molto dibattito: i costi sempre più alti della messa a punto di processi produttivi più avanzati e il raggiungimento dei limiti fisici del silicio sono due problemi che giocano contro un'affermazione che si è dimostrata valida per quasi 50 anni.

Trattandosi di una formulazione di uno dei fondatori di Intel, l'azienda statunitense ne ha fatto un mantra e in questi anni ha sempre dichiarato, diversamente da altre realtà, che la "Legge" è più viva che mai. L'attuale CEO Pat Gelsinger si è spinto a dire, di recente, che la Legge diventerà "Super": da che cosa nasce questa convinzione? Da una serie di novità che l'azienda ritiene abbiano il potenziale per prolungarne la validità oltre il 2025.

Nel corso dell'IEEE International Electron Devices Meeting (IEDM) 2021, Intel ha illustrato alcune evoluzioni che interesseranno packaging, transistor e fisica quantistica tramite le quali punta a rivoluzionare l'informatica per come la conosciamo. Ce ne ha parlato Paul Fischer, direttore e senior principal engineer della divisione Components Research.

Components Research è un gruppo di ricerca di Intel Technology Development responsabile per la messa a punto di processi rivoluzionari e nuove soluzioni di packaging al fine di creare prodotti e servizi che possano estendere la Legge di Moore anche in futuro. La divisione lavora insieme alle diverse unità di business di Intel, anticipandone le future necessità e collaborando con gruppi esterni, dai laboratori di ricerca del governo statunitense a consorzi industriali, università e partner dell'industria hi-tech.

Il lavoro di Components Research ha già dato enormi frutti in questi anni, ad esempio citiamo innovazioni come il silicio deformato (strained), dove si appone uno strato di silicio su un substrato di silicio germanio, ma anche i materiali High-K Metal Gate (HKMG), i transistor FinFET, RibbonFET e le soluzioni di packaging EMIB e Foveros Direct. Alcune di queste tecnologie sono già state implementate nei chip Intel, altre lo saranno prossimamente.

Sono tre le direttrici lungo cui si sta muovendo la casa di Santa Clara: migliorare di oltre 10 volte la densità delle interconnessioni all'interno del package mediante il cosiddetto "hybrid bonding", ridurre dal 30% al 50% la dimensione dei transistor e applicare alcuni concetti di fisica quantistica al mondo del silicio.

Miniaturizzare a tutti i costi con hybrid bonding, 3D CMOS e materiali bidimensionali

All'IEDM 2021 Intel ha parlato nuovamente di Foveros Direct e più in particolare di hybrid bonding. Con il termine hybrid bonding si fa riferimento al collegamento dei diversi die sul package usando piccolissimi collegamenti rame-rame rispetto ai cosiddetti bump, ovvero dei piccoli punti in rame creati sui die e spaziati fino a 10 micron l'uno dall'altro per collegare il chip al package.

Per spingersi oltre quei 10 micron e aumentare la densità delle interconnessioni di oltre 10 volte garantendo un'alimentazione a una bandwidth elevata ai chiplet apposti sul package, Intel sta facendo "all in" su hybrid bonding. Nel corso della conferenza Intel ha spiegato tutti i cambiamenti produttivi necessari per raggiungere quel traguardo e la necessità di istituire nuovi standard industriali e procedure per abilitare un ecosistema di chiplet collegati tramite hybrid bonding.

Per quanto concerne invece i transistor "post FinFET", Intel ha annunciato nei mesi scorsi RibbonFET, termine dietro cui si cela la sua implementazione dei transistor Gate-All-Around (GAA) che anche altre realtà stanno cercando di implementare nelle loro roadmap produttive il più rapidamente possibile.

La prima generazione dei transistor GAA "RibbonFET", composta da semiconduttori NMOS e PMOS affiancati, prevede gate su tutti i lati. Questa tecnologia permetterà di avere una velocità di commutazione dei transistor più elevata a parità di corrente di azionamento rispetto a chip con molteplici alette, ma con un ingombro più ridotto.

Il passaggio successivo sarà quello di impilare NMOS e PMOS uno sopra l'altro, creando quello che Intel chiama 3D CMOS. L'azienda mira a raggiungere un miglioramento nella miniaturizzazione dal 30% al 50%. Intel sta lavorando su diversi metodi per impilare i semiconduttori NMOS e PMOS. Intel sta anche studiando i materiali bidimensionali, spessi soli pochi atomi, per creare canali più corti e continuare a miniaturizzare i transistor.

Il silicio ottiene i "superpoteri"

Non tutti i transistor sono uguali e, a seconda dell'area del processore in cui operano e al compito che svolgono, un tipo può essere più adatto di un altro. All'IEDM 2021 l'azienda ha spiegato come intende integrare "nuove capacità" nel silicio.

Nel corso della conferenza Intel ha svelato la prima integrazione al mondo di uno switch di potenza GaN (nitruro di gallo) con CMOS in silicio su wafer da 300 mm. Questo tipo di switch influenzano la tensione di alimentazione dei transistor affinché funzionino con tensioni più elevate. Secondo Intel questo porterà, tra le tante cose, anche a una riduzione dei componenti sulla motherboard.

Un altro settore di studio riguarda le capacità di lettura e scrittura a bassa latenza usando nuovi materiali ferroelettrici per dare forma alla prossima generazione di embedded DRAM. In particolare, Intel sta lavorando sulla FeRAM (Ferroelectric Random Access Memory), un tipo di memoria che può essere resa molto più compatta della SRAM. I futuri processori avranno sempre più SRAM e quindi Intel sta cercando un modo per offrire un'alta capacità con un minore ingombro possibile. La FeRAM, inoltre, si prospetta più veloce e con una latenza nell'ordine dei 2 nanosecondi, pari a quella della cache L1.

Intel vuole fondere fisica quantistica e silicio

Intel conduce ricerche anche in aree totalmente nuove, che s'intrecciano con la fisica quantistica. Ad esempio, Intel ha creato un dispositivo logico chiamato MESO (magneto-electric spin-orbit) capace di funzionare a temperatura ambiente. MESO potrebbe ridurre la tensione di 5 volte e l'energia richiesta di 10-30 volte rispetto alle attuali soluzioni CMOS, offrendo parallelamente cinque volte le operazioni logiche nello stesso spazio dei CMOS.

MESO si basa su un materiale multiferroico composto da bismuto, ferro e ossigeno (BiFeO3) che è sia magnetico che ferroelettrico. Il vantaggio è che questi due stati sono collegati o accoppiati, quindi cambiandone uno si influenza anche l'altro. È la manipolazione del campo elettrico a modificare lo stato magnetico.

Infine, Intel e IMEC stanno facendo progressi nella ricerca di materiali spintronici per realizzare un dispositivo spin-torque completamente funzionante, mentre Intel ha identificato un percorso per realizzare soluzioni quantistiche scalabili compatibili con la produzione CMOS.