[Thread Ufficiale V3.0] AMD K10 Phenom Quad/Triple/Dual Core

[Shang Tsung]

Originariamente inviato da capitan_crasy

Io spero ancora in un Phenom FX a 6 core.

Curiosità: come te lo aspetti il 6 core? nativo? 3 dual? 1 octa castrato?

[paolo.oliva2]

Originariamente inviato da Gio_87

paolo ma la ventola della scheda video come la spegni??? Devi staccare tutte le alimentazioni ogni volta?

La scheda video è una 3870x2... ma praticamente per come io uso il pc, non mi ero nemmeno accorto avesse la ventola (è andata in funzione qualche volta con il 3dmark )

[paolo.oliva2]

Dai su, che se esce sto benedetto Phenom II, tra questo th e quello sul nehalem ingolfiamo la banda del server

OT
Veramente tosto il th sul Nehalem, però direi che è espressamente indirizzato all'OC (come dargli torto?)
La Rampage dell'Asus ha avu to ben 3 aggiornamenti di bios in 2 settimane....

[bjt2]

Questi sono i cambiamenti per la revisione C del processore:

Buona lettura...




1.5.3 Changes For Revision C
See the following references for information about changes between these revisions.
----- Changes that may result in BIOS modifications:

• 2.7.1.3.1 [Unused Links].
Se ci sono link HT sconnessi, il clock di quei link sono spenti e i registri ad esso associati non sono più accessibili (evidentemente nelle revisioni precedenti anche se i link erano sconnessi tutto funzionava come se fossero connessi, con consumo inutile di energia)

RISPARMIO ENERGIA

• Table 43: support for 8Gb DDR3 devices.
Aggiunta di altri codici per moduli DDR3 con chip da 8Gigabits.

SUPPORTO A MODULI PIù GRANDI

• F2x[1, 0]78[EarlyArbEn].
Questo BIT abilita delle ottimizzazioni del controller RAM per velocizzare l'accesso alla RAM. Nella revisione B può essere attivato solo per rapporti tra NB clock e RAM clock tra 4,5:1 e 3:1 . Per la revisione C può (e conviene) essere attivato per ogni divisore.

MAGGIORI PRESTAZIONI DELLA RAM

• F2x[1, 0]9C_x[3:0]0[2:1].
• F2x[1, 0]9C_x[3:0]03.
• F2x[1, 0]9C_x[3:0]0[6:5].
• F2x[1, 0]9C_x[3:0]07.
• F2x[1, 0]9C_x0D.
• F2x[1, 0]9C_x[4A:30]

Modifiche ai registri di ritardo delle linee. Questi registri servono per calibrare i ritardi delle linee RAM e sono tarati al boot dal BIOS. Ci sono delle modifiche e delle aggiunte nella revisione C.

MODIFICHE MINORI CHE POSSONO PORTARE A OC DELLA RAM MAGGIORI

• F2x[1, 0]A8[DataTxFifoWrDly].

Questo è una nuova impostazione introdotta con la revisione C. Non presente nella revisione B. Consente di impostare il ritardo in cicli di clock nella scrittura verso la RAM per evitare la saturazione della coda FIFO del dispositivo di basso livello che scrive fisicamente in RAM.

POSSIBILI MIGLIORAMENTI PRESTAZIONI RAM

• F2x110[DctSelIntLvAddr].

Aggiunto un nuovo modo di interleaving delle DIMM.

POSSIBILI MIGLIORAMENTI PRESTAZIONI RAM

• Table 57.

La revisione C supporta un timer per il flushing della cache durante lo stato Halt. Dopo il flushing della cache il clock del core è diviso per un valore specificato. Ciò consente di spegnere la cache e abbassare il clock di un core non usato dopo un timer specificato.

MAGGIORE RISPARMIO ENERGIA

• F3x180[SyncFloodOnDramTempErr].

Introdotta una nuova condizione anormale per cui il sistema va in sync flood (si blocca???): sovratemperatura RAM.

MAGGIORE SICUREZZA DEL SISTEMA

• F2x1B0.

Nuovo registro introdotto per controllare il nuovo prefetcher. Sembra che possa fare anche il prefetch dell'I/O (!!!). Sono supportate fino a 16 richieste in coda (!!!)

MIGLIORAMENTI PRESTAZIONI RAM e I/O

• F3x1E4[LvtOffset].

Nuovo registro per riallocare la tabella LVT nello spazio dell'APIC.

• F3x1E8[SbiBankSel, SbiByteCnt].

Registri per accedere ai registri della SBI.

• F4x1[9C, 94, 8C, 84]_x[D5, C5][VML, MapPreToMargin, TxLs23ClkGateEn].

Registri per l'equalizzazione dei segnali delle RAM. Introdotte nuove funzionalità.

MAGGIORE STABILITà DELLE RAM.

• F4x1[9C, 94, 8C, 84]_x[530A, 520A][DllAnalogOkIgnore].

Il flag indicato non è più supportato nella versione C. Il DLL è sempre acceso dopo un ritardo specificato in AnalogWaitTime (vedi sotto)

???

• F4x1C4.

Nuovo registro per controllare lo stop dei clock della cache L3. La cache L3 nella revisione C è divisa in settori (fino a 16) con relativo clock. Se quella sezione di cache è inattiva, il clock relativo è spento. Questo flag specifica se attivare questa funzione e le soglie di intervento.

MAGGIORE RISPARMIO ENERGETICO

• MSRC001_102A[RdMmExtCfgQwEn].

Questo flag abilita la lettura non allineata nel memory mapped I/O. La revisione B non supporta accessi non allineati alla quadword. La revisione C si se abilitata con questo flag.

MIGLIORI PRESTAZIONI NEL SOFTWARE DI BASSO LIVELLO




----- Other changes:

• F3x1EC[SbiRegDat3, SbiRegDat2, SbiRegDat1].

Probabile aggiunta di nuovi registri di controllo nell'interfaccia SBI.

???

• F4x1[9C, 94, 8C, 84]_x[D4, C4][VdcDacFine].

Consente di raddoppiare la risoluzione (ma dimezzare il range) del controllo sulla deenfasi dei segnali DRAM

POSSIBILE MAGGIORE STABILITà DELLE DIMM

• F4x1[9C, 94, 8C, 84]_x[530A, 520A][AnalogWaitTime].

Il DLL è acceso sempre dopo questo ritardo indipendentemente dal setting di DllAnalogOkIgnore (non più supportato)

???

• F4x1[9C, 94, 8C, 84]_x6[9, 8]84.

Abilita lo shift di 90 gradi di fase tra i due clock dell'HT. Potrebbe ridurre il cross talk.

MAGGIORE STABILITà DELL'HT E SUPPORTO A CLOCK MAGGIORI.

• F4x1[9C, 94, 8C, 84]_x[D1, C1][LfxMax, LfcMin].

Registro per settare il filtro del clock (e dei dati???) del link HT. Setta i parametri del riaggiustatore automatico di fase.

MAGGIORE STABILITà DELL'HT E SUPPORTO A CLOCK MAGGIORI.

• F4x1[9C, 94, 8C, 84]_x[D0, C0][RttIndex, RonIndex].

Modifiche alla calibrazione della resistenza di terminazione e in stato alto del link HT.

MAGGIORE STABILITà DELL'HT E SUPPORTO A CLOCK MAGGIORI.

• CPUID Fn[8000_0000, 0000_0000]_EAX.

Aggiunta una funzione estesa CPUID nella revisione C. Questo registro riflette questo fatto.

MAGGIORI FUNZIONI

• CPUID Fn8000_0001_ECX[SKINIT, WDT].

I due bit indicati sono ON nella revisione C and indicare il supporto (contrariamente alla revisione B) all' SKINIT e STGI e a un timer watchdog

MAGGIORI FUNZIONI

• CPUID Fn8000_000A[NRIPS].

Supporto al salvataggio del NRIP (???)

MAGGIORI FUNZIONI

• CPUID Fn8000_0019.

Supporto al caching L2 dei TLB delle pagine da 1GB

MIGLIORAMENTO PRESTAZIONI NELL'USO DI PAGINE DA 1GB (l'uso di pagine da 1GB è utile sopratutto per la virtualizzazione)

• CPUID Fn8000_001B.
• MSRC001_1033[IbsOpCntCtl, IbsOpCurCnt].
• MSRC001_1037[IbsDcL2tlbHit1G].

Modifiche e aggiunte al supporto per l'Istruction Based Sampling (IBS)

MIGLIORE SUPPORTO ALL'IBS CON MAGGIORI STATISTICHE

• EventSelect 041h.

Modifiche al conteggio dei data cache miss. Nella revisione C non sono contati i cache miss degli streaming store.

CONTEGGIO PIù ACCURATO

• EventSelect 045h[3].

Aggiunta di un bit che dice se c'è stato un HIT nella cache L2 TLB da 1 GB (la revisione B non mette in cache L2 TLB le pagine da 1GB)

CONTEGGIO PIù ACCURATO





In definitiva ci sono state delle modifiche con lo step C2 per migliorare le prestazioni, la stabilità con le RAM e l'HT e ridurre il consumo...

Non male...

[bjt2]

Originariamente inviato da paolo.oliva2

ah, oc.
Ma questo avvalorerebbe in teoria la commercializzazione al 1° dicembre, perché non vedrei sta gran fretta per aggiornare il bios per un procio che dovrebbe uscire tra 2 mesi...

Può essere...

[bjt2]

Originariamente inviato da capitan_crasy

grande bjt2, come al solito...
Comunque vediamo se ho imparato a leggere i documenti..
Nel BUG 346 il FIX si chiama "F3x188"
Secondo l'ultimo documento AMD questa dovrebbe essere la descrizione del FIX:

"SyncOnProtEn: sync flood on protocol error enable. Read-write. 1=Enables sync flood on detection
of a protocol error on a link or in the L3. BIOS should set this bit to 1 for normal operation."

Se ho sbagliato "cazziami pure"

No. F3x188 è il registro che si deve settare per evitare il bug. E' un registro non documentato nemmeno nella guida aggiornata che mi hai dato. Come per il 298 non ci è dato sapere cosa è disabilitato...

Quello che dici è una cosa supportata anche dallo step B3 e abilita il sync flood (e non ho ancora capito cos'è ) su quell'evento (protocol error, probabilmente sul bus HT)...

[bjt2]

Rileggendo quello che ho scritto, si nota che se il BIOS non riconosce la CPU, anche se riesce a partire nonostante quel problema sul controller RAM (non è detto che si verifichi) comunque se non si settano i registri delle nuove funzionalità (penso al nuovo prefetcher) non se ne fa uso... Quindi è importante che i BIOS supportino i Deneb e abilitino correttamente tutte le nuove funzionalità...

Inoltre il prefetcher è configurabile: quindi BIOS avanzati potrebbero esporre all'utente questo fatto e consentire di trovare il miglior setting.

[astroimager]

Azzarola, sui server vogliono menarsi per bene in questo periodo!...

Intel vuole rispondere a Shanghai con 15 nuovi modelli di Xeon basati su Nehalem entro Q1... ma i nuovi Opteron non dovevano avere vita tranquilla fino ad H2 2009?

Intel adotterà ancora le FB-DIMM?

Queste sono delle proiezioni basate sulle slide Intel, risalgono a qualche mese fa... non so se ce ne sono di più recenti.





Dati reali attuali (media):

Opteron 2384 (2.7 GHz)
FP 104
INT 111

Intel X5482 (3.2 GHz)
FP 81
INT 130

Opteron 2356 (2.3 GHz)
FP 79
INT 87

Il Barcelona si confronta meglio con la prima proiezione, Intel sovrastima di solamente di un punto. Inoltre si tratta di una buona media, perché ottenuta su 19 sistemi.
Shanghai invece è sovrastimato sia nella prima che nella seconda: non come valore in sé, perché il 2386 ancora non esiste, ma come rapporto FP/INT.

Curioso anche qui che nella versione desktop il TDP sia 130W, in quelle server scenda a 95W già a 2.93 GHz, contro i 115W (ACP 75W) dello Shanghai a 2.7 GHz.
Ci sono anche 3 CPU 1P, contro chi diceva che i single-socket non vanno più.
Mancano invece le soluzioni a 4 vie: in questo campo AMD è più tranquilla, ha solo il Penryn esa-core come rivale...
Penso che Intel voglia rubare fette di mercato a chi prossimamente deve acquistare piattaforme 2P da zero... certo è limitato a 8 core, ma ha frequenze 1/5 più alte e il doppio dei thread...

[paolo.oliva2]

Grande Bjt2 ^^

Scrivo una mia impressione...

Nel 65nm era una lotta per far andare il procio almeno come da progetto... e con scarsi risultati.
Da quello che ho letto, per la mia competenza limitata, mi sembra che il C2 si avvicini realmente al progetto come su carta ed abbia, anzi, molte varianti per "reggere" velocità, clock, per poter sfruttare il progetto su carta nel migliore dei modi, magari, forse, quasi al massimo di quello che può dare, se il silicio permettesse clock elevati.

[G-UNIT91]

secondo voi, l'FX lo metteranno da subito a 1000$?

[paolo.oliva2]

Originariamente inviato da bjt2

Rileggendo quello che ho scritto, si nota che se il BIOS non riconosce la CPU, anche se riesce a partire nonostante quel problema sul controller RAM (non è detto che si verifichi) comunque se non si settano i registri delle nuove funzionalità (penso al nuovo prefetcher) non se ne fa uso... Quindi è importante che i BIOS supportino i Deneb e abilitino correttamente tutte le nuove funzionalità...

Inoltre il prefetcher è configurabile: quindi BIOS avanzati potrebbero esporre all'utente questo fatto e consentire di trovare il miglior setting.

E questo lo si constaterebbe anche equiparando il C0 al C2, in quanto il C0 "lavorava" con bios targati febbraio 2008...
Comunque lascerebbe qualche spiraglio che quanto visto sul C2 non sia proprio il max max ottenibile con i bios attuali... qualcosina in più sarebbe auspicabile.
Poi bisogna anche vedere come il silicio risponda agli OC non tanto sulla frequenza di clock quanto a settare timing più aggressivi un po' in tutto.
Un caso potrebbe essere pure il clock dell'NB.
L'NB nel B3 rendeva di più se overcloccata, ma non quanto ci si poteva aspettare... ma mi sembra naturale che dall'NB del B3 all'NB del C2 ci sia un mondo di differenza, sia come logica di funzionamento, che come dimensioni che come possibilità di prestazioni in OC.
Occare una L3 del C2 dovrebbe essere molto più reattiva che occare l'NB di un B3.
Senza contare, ma qui non ne sono sicuro, se i 2,6GHz sarebbero un limite dell'HT 3.0 o sarebbe possibile superarli.

[paolo.oliva2]

Originariamente inviato da G-UNIT91

secondo voi, l'FX lo metteranno da subito a 1000$?

Se lo facessero, mi sembra indiscutibile che avrebbe prestazioni superiori all'Extreme della concorrenza ^^
Ma un FX con 6 core fisici e forse a quei 4-4,4GHz a suo tempo delle slide (cosa che a sto punto non sarebbe tanto immaginario, soprattutto con quei 2 trattamenti aggiuntivi, un aumento di clock e abbassamento del TDP e considerando reali le slide di AMD, diciamo che non sia più "impossibile"). Ma in ogni caso saremmo nel Q2... Dubito che un FX nel Q1, e quindi difficilmente esacore, ci possa essere, e tantomeno a 1000$ quindi.

[bjt2]

Originariamente inviato da paolo.oliva2

Grande Bjt2 ^^

Scrivo una mia impressione...

Nel 65nm era una lotta per far andare il procio almeno come da progetto... e con scarsi risultati.
Da quello che ho letto, per la mia competenza limitata, mi sembra che il C2 si avvicini realmente al progetto come su carta ed abbia, anzi, molte varianti per "reggere" velocità, clock, per poter sfruttare il progetto su carta nel migliore dei modi, magari, forse, quasi al massimo di quello che può dare, se il silicio permettesse clock elevati.

Questo per la parte relativa ai bug, ma le nuove piccole migliorie sono scaturite da esperienza sul campo. A cosa pensi che servano tutti quei performance monitor? A raccogliere statistiche per successive revisioni...

[G-UNIT91]

@paolo

infatti...

[khael]

Originariamente inviato da Baio73

Cinebench l'ho appena scaricato e non ho capito bene come funziona...
Basta premere il tasto "Rendering (x CPU)" nella finestra principale?
Se si, allora con la versione 9.5 64bit a me da' 1613.
Ciao!
Baio

no scarica la 10.0 e poi usa la versione a 64bit (se usi so a 64bit) e poi clicca la sezonda opzione (non quella 1cpu)
grazie :d

[Mercuri0]

Originariamente inviato da Scrambler77

Immaginavo per l'immagine, ma il conto sull'IPC non l'aveva fatto niuno

[paolo.oliva2]

Volevo fare una riflessione, intesa solo come pensiero e non traducetela come effettiva.
Leggendo i post anche di Mercurio (ma li interpreto con il mio pensiero, non è che dico che lui ha detto), il fatto del clock massimo raggiungibile è unicamente avere la "voglia" (intesa di voler investire e spendere) per fare innumerevoli prove di trattamento del silicio che alla fonte è uguale sia per AMD che per Intel. In questo supporrei che vi siano innumerevoli combinazioni, tipo il tempo di esposizione, la scaletta dei trattamenti, la quantità dei vari componenti...
Allora... il fatto che il K8 abbia una parte logica ben precisa, è chiaro che anche ampliando dei registri e potenziando le unità logiche di fatto ha comunque un limite nel progetto, per cui l'IPC non sarà potenziabile all'infinito.
Lo slittamento del Buldozer poi si inserisce creando una posizione in cui AMD ha sulla carta un procio (Phenom II) che non può competere in IPC con il Nehalem a parità di clock.

Mi tocca fare delle comparazioni, ma non intendetele come meglio uno o meglio l'altro.

Che AMD abbia lavorato un tot sul 45nm mi sembra innegabile. A prescindere dal modo di calcolare il TDP, in cui AMD lo indicherebbe inferiore al concorrente, direi che male che vada nella maniera più assoluta sarebbe un 5% superiore al concorrente.
Basandoci su quanto visto sul 65nm (140W a 2,6GHz) e basandoci sul fatto che il concorrente di step ne ha realizzati, indubbiamente l'impegno di AMD si è quantificato in realtà, e di carte ne ha ancora da giocare.

Può darsi, visti anche gli step ed i tempi dal C0, non è detto che sia andata avanti solo con una scaletta ma potrebbe averne portate avanti ben più di una (e questo lo si potrebbe riscontrare sullo step D più o meno inserito nella road map, ma non tanto riferito alla sperimentazione, quanto forse alla commercializzazione, in quanto più trattamenti indiscutibilmente portano a tempi di lavorazione più lunghi che incidono sul prezzo finale).

Tutto questo lo potremmo constatare all'uscita del Phenom II.
Se il C2 potesse arrivare a quelle slide, da uno step D è lecito attendersi di più. Se il C2 non arrivasse a determinate frequenze in OC, lo step D può migliorare ma non fare miracoli...

[khael]

paolo potresti farmi un cinebench10 x64 multicpu?
tks

[astroimager]

Originariamente inviato da Mercuri0

Immaginavo per l'immagine, ma il conto sull'IPC non l'aveva fatto niuno

Come no, sia io che altri... secondo AMD, escludendo i giochi, in produttività e multimedia dovrebbe esserci un boost medio di +15% rispetto ad Agena B3 (clock to clock).

PovRay è il bench più eclatante e indipendente dalla piattaforma, e già mostrava un +17% nel confronto C0/B3. Secondo AMD arriverebbe a quota 21% (ma non si capisce che versione hanno usato).

Ma la tabella che ho postato qualche pagina addietro l'hai vista?

[paolo.oliva2]

Originariamente inviato da Ratatosk

In effetti è il contrario...

si, si, ma io infatti volevo solo precisare, che indipendentemente dal modo di farlo, dal valore proposto e quant'altro, sarebbe presumibile comunque che sarebbero lì, e questo indubbiamente porterebbe, almeno sul TDP, che AMD alla prima sfornata avrebbe un livello di TDP equiparabile a quello Intel che è alla fine del ciclo (prima che mi aggredite, penso probabile, che il Nehalem venga prodotto con il migliore step possibile al momento..., quindi presumerei l'E0? O F0?), di fatto avrebbe fatto un passo paragonabile a quello fatto da Intel dalla sua prima uscita del 45nm ad oggi.
Naturalmente il clock massimo è da verificare, ma certamente il distacco sul TDP non è ai livelli tra 65nm AMD e 65nm Intel o, peggio ancora, tra 65nm AMD e 45nm Intel.

Inoltre aggiungo che potrebbe essere stato sbagliato a suo tempo paragonare un quad nativo con il Core2 quad, nel senso che guardando il Nehalem, e leggendo il th dedicato, a prescindere dal TDP che è simile al Penryn, il calore rilevato è nettamente differente. Praticamente noi abbiamo solo inserito nei confronti del TDp fra B3 e Penryn, solo il fatto dell'MC, ma guardando il Nehalem, sicuramente c'erano tante altre cose che incidevano di cui nei confronti non ne abbiamo tenuto conto.
Poi, nel discorso di idle, chiaramente il fatto che il silicio non garantisse di fatto il C&Q2 lo sappiamo tutti.

Lo stesso ragionamento, se mi permettete, porta con se una logica che non si potrà confrontare TDP del Deneb con il Penryn, per giudicare il silicio, ma TDP Deneb e TDP Nehalem, mi sembra più corretto, perché sarebbero entrambi quad nativi ed entrambi alla prima sfornata su 45nm