[Thread Ufficiale] Aspettando Bulldozer *leggere prima pagina con attenzione*

[capitan_crasy]

Originariamente inviato da Ratatosk

Questo lo penso anche io, ma il nostro amico "server guy" di AMD sostiene che non è così semplice come la mettiamo noi e che quando fai un nuovo progetto la scelda del nodo su cui farlo dipende da scelte di carattere economico. Dice che il tick tock di Intel è solo marketing, perché quando hai una CPU a 45nm se devi portarla a 32nm la devi ridisegnare completamente...

Io continuo a puntare su un K10 a 32nm

Che non è così semplice come noi la pensiamo sono d'accordo, ma sicuramente è più semplice partire da un architettura con anni di esperienza piuttosto che puntare subito su Bulldozer...

[capitan_crasy]

Non sono sicuro della fonte ma secondo il sito modlabs.net questa dovrebbe essere la prima immagine di Bulldozer:



La parola agli esperti...

Clicca qui...

[Efic]

Originariamente inviato da capitan_crasy

Non sono sicuro della fonte ma secondo il sito modlabs.net questa dovrebbe essere la prima immagine di Bulldozer:



La parola agli esperti...

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non sono un esperto..... ma sembra un dual core

[capitan_crasy]

Originariamente inviato da Efic

non sono un esperto..... ma sembra un dual core

In realtà, teoricamente, quello che vediamo nella foto dovrebbe essere considerato un solo core anche se fisicamente ci saranno due core...
Questa dovrebbe rappresentare l'idea del HyperThreading AMD composto anche dal "Reverse HyperThreading"...

[X-Wanderer]

in che modo funzionerebbe questo reverse hyper threading?!

[capitan_crasy]

Originariamente inviato da X-Wanderer

in che modo funzionerebbe questo reverse hyper threading?!

Preso dalla prima pagina, 5° post...

Originariamente inviato da bjt2

Per quanto riguarda il core buldozer... Se le voci che girano sono esatte, quel reverse hyperthreading di cui si vociferava dovrebbe essere il seguente: le unità FP sono sempre a 128 bit, ma due (o più) core fisici condividono le unità intere e FP nel senso che entrambi i core possono utilizzarle. Questo perchè nelle precedenti architetture si è visto che le unità sono sottoutilizzate. Una istruzione a 256 bit è sempre spezzata in 2 a 128 bit, ma essendoci più unità intere e FP (anche se in comune) se non sono tutte utilizzate, le due parti a 128 bit possono essere eseguite in parallelo.

[mack.gar]

Originariamente inviato da capitan_crasy

Non sono sicuro della fonte ma secondo il sito modlabs.net questa dovrebbe essere la prima immagine di Bulldozer:



La parola agli esperti...

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Ciao a tutti!
Imho la foto sembra un vecchio k8 dual core cioè un a64x2... come sembra dalla disposizione dei blocchi funzionali: http://www.chip-architect.com/news/AMD_family_pic.jpg
Se prendiamo per buono lo schema di dresden boy basato su brevetti amd, dovrebbe esserci una sola cache L1 istruzioni (ma due L1 dati) mentre dalla foto si vede una iL1 per "core". Idem per il front end...

[marco XP2400+]

Originariamente inviato da mack.gar

Ciao a tutti!
Imho la foto sembra un vecchio k8 dual core cioè un a64x2... come sembra dalla disposizione dei blocchi funzionali: http://www.chip-architect.com/news/AMD_family_pic.jpg
Se prendiamo per buono lo schema di dresden boy basato su brevetti amd, dovrebbe esserci una sola cache L1 istruzioni (ma due L1 dati) mentre dalla foto si vede una iL1 per "core". Idem per il front end...

mi raccomando questo è il primo post gli altri o di questo livello o superiore!!!
grazie della risposta!

[Judicator]

Chiedo scusa in anticipo se è un rumor già riportato:

Originariamente inviato da fudzilla

ATI Ontario 40nm Fusion has Bobcat core Print E-mail
Written by Fuad Abazovic
Thursday, 05 November 2009 16:52



Image

Native 40nm bulk CPU

Back in September we mentioned that AMD has a mainstream Fusion part called Ontario. This is an APU, or accelerated processing unit that should bring a dual-core CPU and a DirectX 11 graphics core together.

We just recently found out some rather good news, Ontario in its 40nm won’t be based on Phenom / Athlon K10.5 45nm shrunk core. Originally we were thinking that AMD will simply take its dual-core in 45nm and will shrink it to 40nm bulk process, but we found out that the dual-core in that product is going to be Bobcat, a low-power dual core.

Bobcat was rumored to have one to 10W TDP and if you think about it, this guy will definitely go after Intel’s Atom. With its latest N4x0 series of Atoms, Intel already put graphics on the same chip, but if AMD does the job well, Ontario will be an all-integrated CPU plus GPU.

The only bad thing is that it is coming in 2011. Interestingly enough we wrote that such thing is coming back in 2007.

[capitan_crasy]

Dato che le prime APU AMD saranno basate sull'architettura K10, questo thread aggiorna i suoi obbiettivi.
Questa discussione sarà incentrata sulle future CPU/APU a 40nm bulk e 32nm SOI indipendentemente dall'architettura utilizzata; ciò significa che un eventuale K10 @ 32nm sarà discusso in questo thread...
Per le attuali/future CPU a 45nm rimane il Thead K10 V.4 come punto di riferimento...

[X-Wanderer]

be' allora speriamo tanto che AMD ci dia la possibilità di discutere anche di un K10 32nm
cmq bene capitano, speriamo che questo thread faccia faville...

[Ren]

Non riguarda direttamente AMD, ma emergono alcuni dettagli sulla pipeline AVX 256bit della prossima architettura Intel.

Molti pensavano ad un esecuzione simile alla prima revision delle SSE, cioè in due cicli di clock con unità a 64bit, invece l'approccio sarà differente.

Le unità saranno davvero da 256bit, compreso il LOAD & STORE, come da schema hanno intenzione di aumentare il bus verso la cache a 384bit.

http://aceshardware.freeforums.org/d...1a581c8235f453

[greeneye]

Non è perfettamente IT ma fudzilla pubblica delle foto di uno dei primi wafer a 32 nm di Globalfoundries.

http://www.fudzilla.com/content/view/16343/1/

[capitan_crasy]

Originariamente inviato da Ren

Non riguarda direttamente AMD, ma emergono alcuni dettagli sulla pipeline AVX 256bit della prossima architettura Intel.

Molti pensavano ad un esecuzione simile alla prima revision delle SSE, cioè in due cicli di clock con unità a 64bit, invece l'approccio sarà differente.

Le unità saranno davvero da 256bit, compreso il LOAD & STORE, come da schema hanno intenzione di aumentare il bus verso la cache a 384bit.

http://aceshardware.freeforums.org/d...1a581c8235f453

Grazie per la segnalazione! (ogni tanto non mi arriva la mail per i nuovi post )

Originariamente inviato da greeneye

Non è perfettamente IT ma fudzilla pubblica delle foto di uno dei primi wafer a 32 nm di Globalfoundries.

http://www.fudzilla.com/content/view/16343/1/

FUDZILLA non si smentisce; foto già vista qualche mese fa...

[Pihippo]

Originariamente inviato da Ren

Non riguarda direttamente AMD, ma emergono alcuni dettagli sulla pipeline AVX 256bit della prossima architettura Intel.

Molti pensavano ad un esecuzione simile alla prima revision delle SSE, cioè in due cicli di clock con unità a 64bit, invece l'approccio sarà differente.

Le unità saranno davvero da 256bit, compreso il LOAD & STORE, come da schema hanno intenzione di aumentare il bus verso la cache a 384bit.

http://aceshardware.freeforums.org/d...1a581c8235f453

Ciao
Molto interessante come notizia. Non se avranno cambiato anche il front end, ma con un front end adeguato, ad esempio ciclo di fetch a 32bit e decode cache sandy bridge si presenta come una architettura molto veloce in Fp. Conferma che load e store in fp vengono eseguiti a 256bit quindi il procio potrà recuperare e salvare dati\operandi con un ciclo di clock per vettori a 256bit. Che non è da sottovalutare visto che un buon 40% delle istruzioni presenti nei normali programmi o giochini sono load e store.

[capitan_crasy]

AMD ha mostrato la sua Roadmap ufficiale sulla piattaforma "Scorpius" al Financial Analyst Day 2009.



Secondo la slide il core Zambezi da 4/8core sarà su architettura Bulldozer e basato sul socket AM3.
I Chipset dovrebbero essere gli stessi della piattaforma LEO, cioè la serie AMD8x0+SB8X0, previsti per il 2010.

[capitan_crasy]

Signori, sembra proprio che AMD abbia portato al Financial Analyst Day una demo funzionante della sua APU, la quale sarà la base del futuro core Llano, prima CPU+GPU AMD....

[capitan_crasy]

Aggiornamento:

[sniperspa]

Originariamente inviato da capitan_crasy

Signori, sembra proprio che AMD abbia portato al Financial Analyst Day una demo funzionante della sua APU, la quale sarà la base del futuro core Llano, prima CPU+GPU AMD....

C'è qualche video o foto che gira?

edit:non avevo visto l'ultimo post..

[okorop]

Originariamente inviato da capitan_crasy

Signori, sembra proprio che AMD abbia portato al Financial Analyst Day una demo funzionante della sua APU, la quale sarà la base del futuro core Llano, prima CPU+GPU AMD....

bene bene spero che esca presto

per quanto riguarda buldozzer integrerà anch'esso il nb, e cache l2 ed l3 condivise al contrario di intel i7
io la sparo 2mb di cache l2 per core e 30 mb di cache l3