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21-10-2021, 16:34 | #68401 |
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Intanto, per chi fosse interessato, AMD ha fatto uscire il fix per il corretto sfruttamento del core preferito sotto Win11, con l'ultima release del chipset driver uscita oggi.
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Clevo NH55AFW (PC Specialist Nova 15,6) - Ryzen 3700X - 32 GB HyperX Impact DDR4 HX432S20IBK2 3200MHz CL18 - Geforce RTX 2070 Mobile 8Gb 115W - 1 SSDSAMSUNG 970 EVO PLUS M.2 1 TB, NVMe - 1SSD PCS PCIe M.2 SSD 1 TB |
21-10-2021, 16:37 | #68402 | |
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21-10-2021, 16:38 | #68403 |
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E chi lo dice questo? Tutti i rumor danno una release entro il Q1 per Zen3D (probabilmente al CES, come per Rembrandt mobile), lo stepping B2 di Vermeer sarà in commercio a Novembre, Zen 3+ per il desktop significa le APU che sono sempre state previste per il Q2 2022 insieme alle prime MB AM5 (non ci sarà uno "Zen3+" su socket AM4 ma solo Zen3D). E comunque le APU Zen3+ perdono in diverse applicazioni perché hanno metà della cache L3 e sono chip ottimizzati per il mobile.
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21-10-2021, 16:41 | #68404 | |
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21-10-2021, 16:52 | #68405 |
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Il core preferito è una feature che interessa il comportamento del turbo in single thread e con pochi thread. Se fissi la frequenza dei core, non dovrebbe avere nessun effetto.
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21-10-2021, 17:03 | #68406 | |
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se AMD dice che i problemi sono risolti, tu chi sei per smentirla? https://www.amd.com/en/support/kb/faq/pa-400 ps magari visto che ci sei leggi le informazioni aggiuntive in basso
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I have a long list. (cit.) |
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21-10-2021, 17:07 | #68407 | |
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Per come la vedo io, il blu vuole quantizzare lo spazio se tanto 4 core small stanno come 1 core big....quindi si dovrà sempre valutare il processo per valutare il destino del chip....cioè se massimizzare l'efficienza o potenza, mentre il rosso avrebbe solo il problema del collegamento in quanto son più scalari per il fatto che i core sono di un SOLO tipo. Quindi in definitiva vedrai aumentare i core small ogni quando sarebbero stati i core di un solo tipo....se fosse stato interamente MCM. Ad esempio considerando un 16 core blu, secguendo questa via, 8 li fai BIG e 8(x4 a parità di spazio)small = 8core/16thread + 32core/32 thread= 48 thread come massimo.....è chiaro che 1x4 è una idea circa come AREA poi magari non è sempre perfetta, ma l'idea e quella. L'avanzamento del silicio, in base a quanto possa concedere il rimpicciolimento, DECIDE quanti core big si trasformino in small.....considerando sempre che quel 1x4 aumenti un altro peletto! Il rosso in teoria dovrebbe rimpicciolire solo i CCX e tuffarli dentro una montagna di cache L3 e poi il resto viene da solo....intendi cosa voglio dirti. Per il rosso basta che inframmezza i core zen in veloci collegamenti con una massiccia quantità di cache l3, ......tutto questo per avere sempre un aumento dei watt sotto controllo. Se guardi questa slide da destra verso sinistra e viceversa, hanno ''la stessa simmetria'',: cioè zen4 potrebbe essere COME zen2, soltanto che ogni ccx è zen3 e via dicendo.......zen5 magari lo si da per scontato che sia sul 3nm, ma potrebbe essere, sulla carta, anche sul 5nm stesso; in quel caso sarebbe un unico CCX unificato da 2 CCX-zen4. (poi entra in gioco la 3D Vcache ed è difficile immaginare se il CCX iniziano a ''spogliarlo'', cioè svincolando i core dalla cache l3....vedremo. ). In tutta questa scalata la cache l3 viene aumentata sempre più (sfruttando chiaramente gli 3D STACK/TSV ecc.) ed il numero dei core aumenta (che sia 1.5X o 2.0X non ha importanza) ad ogni passaggio silicio. NB. chiaramente il CCX scomparirà (....passando per lo scorporamento trai core e la cache l3 a partire da zen3+ con il 3D...) quando condividerà parti comuni con l'altro chiplet-RDNA3/4. Vedi tu stesso quale strada possa avere, in termini di probabilità, successo. La cache 3D dovrebbe sopperire a collegare quanti meno possibile i vari CCX....ad esempio con zen4 anzichè avere 2 ccx-zen3 separati la cache 3d piazzata sopra farebbe da ponte= e quindi di fatto tutti i core hanno accesso a tutta la cache l3 e sono uniti, SEPPURE si trovino su altri chiplet!! Questo è l'azzardo, che forse i core ROSSI possano aumentare d'assai con il soc-3d-soc!(grazie alla cachel3 che fa essa stessa da collegamento). Ultima modifica di affiu : 21-10-2021 alle 17:11. |
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21-10-2021, 17:46 | #68408 |
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Non è proprio così, AMD sta pensando di utilizzare la tecnologia COWOS-L per andare oltre il concetto di CCX-CCD, e fare stacking del dei chiplet di calcolo su un chip di I/O e cache, qualcosa che dovremmo vedere già con RDNA3 e che si vedrà sulle CPU desktop probabilmente più avanti (Zen5?) e nel contempo lavora sull'efficienza dei core per il momento senza fare distinzioni tra core Performance ed Efficiency, ma sostanzialmente cercando di rendere i suoi core più flessibili possibile. Poi magari arriverà pure AMD a creare un'architettura Big.little, ma Zen4 non sembra certo esserlo.
https://3dfabric.tsmc.com/english/de...logy/cowos.htm
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21-10-2021, 20:15 | #68409 | |
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21-10-2021, 20:17 | #68410 | |
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21-10-2021, 20:20 | #68411 | |
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Inoltre nn esiste solo la latenza ma anche, altrettanto importante, la banda della cache.. Inoltre visto che avevano scritto che il 19 sarebbe uscita la patch e visto che ad oggi la patch non è uscita non mi sembra un comportamento molto serio. Di certo non mi devo scaricare la beta della beta per far finta di aver risolto il problema….. |
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21-10-2021, 20:25 | #68412 |
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Il video di AMD di qualche giorno fa è piuttosto esplicito a proposito di Zen3D: inizio 2022. Probabilmente AMD avrebbe voluto farcela per Natale, ma forse l pandemia qualche ritardo lo ha creato. Comunque è molto probabile che Rembrandt venga lanciato al CES come Cezanne (è già in produzione a tutta birra), per Zen3D pure i macchinari per lo stacking sono stati approntati un paio di mesi fa, quindi anche per questo il CES sembra l'ipotesi più probabile.
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21-10-2021, 20:26 | #68413 | |
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21-10-2021, 20:40 | #68414 | |
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https://www.catalog.update.microsoft...px?q=KB5006746 Inoltre sembra scaricabile anche tramite Windows Update negli aggiornamenti opzionali. Qualcuno può verificare?
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21-10-2021, 20:44 | #68415 | |
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la scarico dal link che hai postato e poi rifaccio il test. perchè va bene la latenza....ma anche la bandwith è importante allo stesso modo. Ultima modifica di Randa71 : 21-10-2021 alle 20:48. |
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21-10-2021, 21:05 | #68416 |
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21-10-2021, 21:10 | #68417 |
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hai installato anche i driver aggiornati del chipset?
Comunque è possibile che il problema possa essere risolto, ma che aida rilevi dati errati. Già qualche mese fa AMD aveva rilasciato un update di agesa per risolvere un problema di misurazione di aida.
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21-10-2021, 21:12 | #68418 | |
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cmq il secondo run era anche peggio:400gb 200gb 200gb... Ultima modifica di Randa71 : 21-10-2021 alle 21:18. |
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21-10-2021, 21:22 | #68419 |
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Questa non l'ho capita.
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21-10-2021, 21:43 | #68420 |
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ok, attendiamo i tuoi test
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