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Originariamente inviato da bjt2
Se non mi sbaglio gli mnemonici sono XSAVE e XRESTORE... 
Per quanto riguarda la latenza... Io intendevo latenza di 2 cicli solo per la istruzione a 128 bit, lasciando 1 ciclo per quella a 64 bit... Se fosse per me, andrei all'estremo: velocizzerei le pipeline in modo che istruzioni a 8/16/32 bit richiedano un ciclo e istruzioni a 64 bit 2 cicli (ed eventualmente 4 cicli per quelle a 128 bit), cosi' da poter salire ancora di clock... Teoricamente si potrebbe avere il doppio del clock...
Non č conveniente far avere stessa latenza per istruzioni a differente ampiezza, perchč cosi' devi abbassare il clock... Le uniche istruzioni per cui non cambia la latenza sono quelle logiche... |
Ciao
Interessante il discorso che fai tu, alla fine non si penalizzerebbe molto nulla e si potrebbe salire di clock che non fa mai male.
Magari potrebbero fare pure cosi, ovvero allungare le lateze di un pochino ma salire molto di clock, che non č male. Chissā cosa sarā davvero buldozer ovvero clock speed alti e latenze un pō maggiorate, oppure latenze molto conservative(basse) ma da i clock speed limitati?
Secondo me intrapenderanno una via di mezzo
