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Mister D · 23-03-2017, 07:53

Per chi fosse interessato a capire i vari timing:
https://www.micron.com/~/media/docum...sign_guide.pdf
tRC e tRFC sono due cose diverse e il primo è cambiato poco tra ddr3 e ddr4 mentre il secondo essendo il tempo totale che viene impiegato per fare il refresh su tutti i banchi installati ergo aumenta con la densità. Più alta è la denisità più alto sarà.
Formuline per passare da latenza in cicli di clock e in cicli in ns:

1000/freq reale* timing in ck= timing in ns
-> formula inversa
freq reale/1000 * timing in ns = timing in ck

Quinci cpu-z non sbaglia solo che a volte riporta il tRC e a volte il tRFC. Non bisogna ovviamente confonderli.
Per il tRC cmq si può applicare la formuletta empirica tRAS+tRP + (qualche ciclo di clock eventuale nel caso non sia stabili con tRCmin)

EDIT:
segnalo anche questi 2 siti dove danno un riepilogo veloce:
http://www.tweakers.fr/timings.html
http://www.masterslair.com/memory-ra...-trcd-trp-tras
L'unica discrepanza che ho riscontrato nel tempo (ddr ddr2 ddr3 o ora ddr4) è la regolina empirica per generare il tRAS:
Nelle ddr coincidevano le formule tRAS=tCL+TRCD+2 con tRAS=tCL+tRCD+tRP nel tempo ho visto i vari produttori rimanere nell'intorno delle due nel senso che aumentando i primi 3 timing (tCL, tRCD e tRP) il tRAS rimane compreso tra i due estremi -> tCL+tRCD+2 < tRAS < tCL+tRCD+tRP
per es le ddr3 che monta veradum hanno tRAS 28 per gli 800 MHz e infatti 11+11+2 < 28 < 11+11+11 mentre le ddr4 nuove che ha luca per il profilo xmp hanno esattamente il tRAS minimo dato da 16+18+2=36

23-03-2017, 07:53	#93
Mister D Bannato Iscritto dal: Jun 2011 Città: Forlì Messaggi: 8199	Per chi fosse interessato a capire i vari timing: https://www.micron.com/~/media/docum...sign_guide.pdf tRC e tRFC sono due cose diverse e il primo è cambiato poco tra ddr3 e ddr4 mentre il secondo essendo il tempo totale che viene impiegato per fare il refresh su tutti i banchi installati ergo aumenta con la densità. Più alta è la denisità più alto sarà. Formuline per passare da latenza in cicli di clock e in cicli in ns: 1000/freq reale* timing in ck= timing in ns -> formula inversa freq reale/1000 * timing in ns = timing in ck Quinci cpu-z non sbaglia solo che a volte riporta il tRC e a volte il tRFC. Non bisogna ovviamente confonderli. Per il tRC cmq si può applicare la formuletta empirica tRAS+tRP + (qualche ciclo di clock eventuale nel caso non sia stabili con tRCmin) EDIT: segnalo anche questi 2 siti dove danno un riepilogo veloce: http://www.tweakers.fr/timings.html http://www.masterslair.com/memory-ra...-trcd-trp-tras L'unica discrepanza che ho riscontrato nel tempo (ddr ddr2 ddr3 o ora ddr4) è la regolina empirica per generare il tRAS: Nelle ddr coincidevano le formule tRAS=tCL+TRCD+2 con tRAS=tCL+tRCD+tRP nel tempo ho visto i vari produttori rimanere nell'intorno delle due nel senso che aumentando i primi 3 timing (tCL, tRCD e tRP) il tRAS rimane compreso tra i due estremi -> tCL+tRCD+2 < tRAS < tCL+tRCD+tRP per es le ddr3 che monta veradum hanno tRAS 28 per gli 800 MHz e infatti 11+11+2 < 28 < 11+11+11 mentre le ddr4 nuove che ha luca per il profilo xmp hanno esattamente il tRAS minimo dato da 16+18+2=36 Ultima modifica di Mister D : 23-03-2017 alle 08:10.