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Originariamente inviato da shodan
Grazie yoss come sempre sei gentilissimo.
Un'ultima domanda: in una pipeline fissa (fino alle DX7) è possibile che le TMU (ad esempio) operino su un pixel mentre le ROP stanno scrivendo il pixel precedente nel FB? Cioè, in altri termini, è possibile che unità funzionali diverse (in questo caso TMU e ROP) operino su 2 pixel diversi (facendo cose diverse) nello stesso tempo? Oppure quando le ROP stanno scrivendo nel FB le TMU sono "ferme"?
Da quello che ho capito i chip DX9 possono farlo, mentre per gli altri in effetti le TMU (o chi per loro) rimarrebbero in idle, dato che non possono operare su un altri pixel (o thread) mentre parte della pipeline sta ancora operando su un altro pixel.
Ciao grazie.  |
la tendenza è sempre stata quella di far eseguire quante più operazioni possibili, cercando di differenziarle. Il limite è dato da quanto transistor e, di conseguenza, da quanti circuiti puoi mettere dentro un chip. Tornando indietro nel tempo, la differenziazione tra pixel pipeline e rop's non era marcata come ora (che abbiamo dei chip con un numero differente di rop's rispetto alle pp), ma era molto più sfumata, al punto che le rop's si consideravano pressochè inglobate nelle pipeline di rendering (insieme a tmu e alu). Questo perchè c'erano meno circuiti dedicati (ad esempio quello relativa al MSAA, visto che le vga DX7 facevano SS e per quel tipo di antialiasing non esistono circuiti dedicati neppure sulle attuali gpu). Ad esempio, sulle prime geforce, c'era una serie di 3 combiner che svolgevano le operazioni di color texture e alpha blending, all'interno della pipeline di rendering.
Quindi, la possibilità di operare su più gruppi di dati esisteva già allora, ma era decisamente più limitata dell'attuale (sia per la quantità di unità di elaborazione poste in serie, sia per il numero di registri di cui ogni unità era dotata).