Qui c'è un bell'articolo, vecchio, su quelle che sarebbero le evoluzioni di Steamroller.
http://translate.googleusercontent.c...NP-ADS0OyYkjJA
Onestamente fino ad ora quello che so su Steamroller riguarda unicamente quanto scritto su questo TH... ci sono parecchie differenze.
E tra l'altro, sono dell'idea che quanto AMD modifica in Steamroller rispetto a Piledriver, rappresenti dove si avrebbe la perdita di potenza, ed abbiamo:
- In primis, lì parlano esplicitamente di un abbassamento del
-20% branch predictions error e -30% fewer caches misses, che, come ben sappiamo, sono la causa del forzato svuotamento delle pipeline, e più queste sono lunghe, maggiore sarebbe la perdita, ed un simile abbassamento di errore, equivarrebbe a dire che Zambesi/Vishera ne sarebbero enormemente penalizzati.
Poi i nuclei Steamroller,
avrebbero una latenza inferiore ed una larghezza di banda maggiore, ed una L2 dinamica, che non comprendo cosa intendano con questo.
Per la FP... due 128-bit FMAC (fusibile-multiply-add capacità) unità, ma ha una sola unità MMX - Mossa Wrestling contro le due unità MMX. AMD ha dichiarato che questo cambiamento è in risposta al mutare delle situazioni di calcolo, e rimuovendo le unità MMX possono reclamare spazio senza morire troppo grande di un calo di prestazioni.
Poi parla di Pipeline più efficienti... ma non so se si colleghi al miglioramento di predizione...
A tutto ciò si aggiungerebbe un 30% di consumo inferiore per l'utilizzo delle librerie ad alta densità, che lì riportano ad un aumento di riduzione spazio occupato tanto quanto un salto di miniaturizzazione silicio.... come dire... se fosse fatto sul 45nm, equivarrebbe ad un guadagno spazio/consumi equivalente ad un 32nm.
Lì nell'articolo praticamente , lo giudicano come un Piledriver più raffinato... più che un cambio architetturale.
E' difficile fare una stima di quale potrebbe essere l'incremento... però, giudicando l'aumento del 10-15% come promesso da AMD ad ogni evoluzione riferito al solo IPC, direi che sarebbe in linea, ma quel 30% di guadagno lato silicio dovrebbe essere sfruttato unicamente come diminuzione del TDP procio commerciale, perchè, altrimenti, se sfruttato per aumentare potenza, o lato frequenze o lato aumento moduli, certamente si arriverebbe a valori ben più alti di quel 10-15% complessivo.
Discorso RAZIONALE... Steamroller non è chiaro su quale miniaturizzazione verrà prodotto, ma sicuramente non sul 32nm SOI. Sapere quali frequenze potrà concedere il nuovo salto miniaturizzazione, difficile dirlo, ma sicuramente concederà un TDP inferiore rispetto al 32nm a parità di frequenza e numero di transistor.
Mettendo dei numeri a caso, quindi, assegnando un conservativo -15% di TDP per il salto miniaturizzazione silicio, sommato al -30% per le librerie ad alta densità, un 2% (indicativo) per una gestione ottimale della frequenza rispetto al carico, un numero di transistor teoricamente inferiore dovuto all'eliminazione di una MMX nel modulo, che il tutto sommato possa arrivare ad un conservativo -40% di TDP, ci starebbe tutto.
SE il silicio non concedesse frequenze maggiori o comunque pure uguali a quelle che darebbe il 32nm SOI (sia l'attuale che il futuro PP), dubito fortemente che AMD preferisca commercializzare un X8 Steamroller a 75W TDP (125W -40%) piuttosto che sfruttare quel margine per aumentare i moduli, tipo un X12 125W TDP.
Poi tutto è possibile, chiaramente tutto dipenderà dalle intensioni AMD lato server, tanto il desktop è una ruota... perchè per quanto possa aumentare di IPC Steamroller, se non fossero possibili frequenze attorno ai 4,5GHz def e pure superiori, difficilmente avrebbe le carte per mantenere la quota di mercato server attuale o addirittura sperare di recuperare quanto perso in questi anni. Chiaramente un X12 cambierebbe nettamente lo scenario.
Tra l'altro... per quello che ho sottolineato... il punto principale per BD penso che sia quello di aumentare al massimo le prestazioni, quindi non troverei logico togliere una MMX a modulo... mentre troverebbe un senso se ci collegassimo proprio alla filosofia con cui è nato BD, cioè una potenza si inferiore a core per la condivisione (non riferito al Phenom II ma piuttosto a 2 core separati), ma a fronte di un aumento dei core totali finali. Quindi ridurre i transistor a modulo eliminando una MMX, visto che comunque farebbe calare leggermente l'IPC, non troverebbe un guadagno riducendo il die size (per una possibile riduzione del prezzo finale, in quanto lo sarebbe già ora), ma una situazione ancor più favorevole dell'opzione aumento numero massimo dei moduli.