View Full Version : Dimensionare CMOS
CIao a tutti vorrei chiedervi una delucidazione al riguardo:
quando devo dimensionare una porta cmos simmetrico (KP=KN) con diversi ingressi lo si fa tenendo presente un cmos di base con dimensioni assegnate (per esempioWp=4 , Wn=10)
quindi si considera il worst case (caso peggiore) e quindi per esempio si considerano i numero x di mos in serie sia di tipo p ed il numero y di mos in serie di tipo n e si fa
Wp/x = 4 quindi Wp = 4x
ed Wn/y = 10 quindi Wn = 10y
ora da qui mi ricavo facilmente il k= Kn / Kp e posso calcolarmi il tempo di propagazione.
ora però se il problema mi dice: che si assuma per tutti gli nmos un rapporto (W/L)=2 e per tutti i pmos un rapporto (W/L)=5
come faccio a dimensionarlo?
Corso/Esame di Elettronica dei Sistemi Digitali? :D
A Milano magari?
Mi sa ma stavolta tocca a MOI :asd:
cut
Il worst case è dato da una serie di x MOS N o y MOS P (così si capisce meglio :D), in cui agli N arriva un segnale alto o ai P uno basso (in questo modo c'è un cammino conduttivo tra massa o alimentazione e uscita): in questa situazione l'uscita vede una serie di RC, in cui la C è data dalla capacità parassita di gate ( Cox*L*W ) e R dalla resistenza di canale ( (mu*Cox*(W/L)*(Vdd-Vt)^(-1) )
La capacità di gate è proporzionale all'area del gate (come è ovvio che sia), ma essendo la lunghezza L del canale del MOS fissata dalla tecnologia usata (così come lo sono la mobilità elettronica dei canali N/P e la distanza fra le "armature" costituite dal gate e dal canale stesso), l'unica variabile libera è la larghezza W del gate, pertanto tutto i conti si rifanno a questo parametro.
Cosa succede quando abbiamo tante porte collegate una all'altra al variare della W? (Ripeto, è l'unica dimensione sul quale un progettista può agire, perchè il resto è fissato)
Semplice, se W aumenta diminuisce la resistenza di canale del MOS per ogni MOS della porta (questo contribuisce ad avere tempi di transizioni della porta stessa più rapidi), ma aumenta la C "vista" dalla porta precedente (questo allunga i tempi di transizione della porta precedente): per semplicità inizialmente ci si DIMENTICA delle conseguenze che il dimensionamento di W causa sulle porte precedenti, cioè si analizza la porta come se fosse avulsa dal circuito in cui è presente: ovviamente è un errore, ma è compensato dal fatto che si esegue il dimensionamento custom solo sulle porte più "critiche" per il sistema.
Fatto questa doverosa premessa "fisica" lo scopo del progettista è rendere uguali i tempi di transizione per la rete N e per la rete P per tali porte critiche.....perchè è brutto avere tempi di transizione diversi per le due reti (non c'è simmetria :O :D) che le costituiscono (siamo infatti in logica Fully CMOS, dove le reti N e P sono duali).
Per fare questo (che poi corrisponde ad un adeguato dimensionamento in larghezza W dei gate come spiegato sopra) si cerca di rendere equivalente per alcuni scenari (quelli dei casi peggiori appunto) il circuito di partenza ad un "invertitore di riferimento", ovvero un classico invertitore CMOS costituito da un mos N e da un mos P in serie dove viene assegnato 1 al valore del rapporto W/L per il mos N e 2 per il mos P (per compensare la minore mobilità della buche di potenziale, che è circa la 1/2.5 quella degli elettroni):
http://www.vtvt.ece.vt.edu/vlsidesign/images/inverter.gif
(I MOS P sono quelli con il pallino, gli N quelli senza)
Se (W/L)n=2 (come nell'esercizio proposto), la (W/L)p dovrà pertanto essere di 5 (ecco il perchè del testo), appunto per compensare la mobilità ridotta tipica dei canali dei MOS P: questo da un punto di vista intuitivo.
Più rigorosamente si deve uguagliare la serie di resistenze di canale P a quella di canale N e, avendo assegnato uno dei due W/L e sapendo che la mobilità N=2.5*mobilità P, calcolare l'altro W/L e quindi in definitiva la W (ricordo che L è fissa).
:D
una porta cmos simmetrico (KP=KN)
solitamente per me i 2 K erano diversi, dato che K=mu*Cox, e le mu differiscono per un fattore 2.5, non capisco come tu abbia come ipotesi KN=KP, hai due ossidi di silicio diversi? :mbe: :confused:
ciao e grazie della risposta ;)
allora
si considera inveritore simmetrico cmos quando
Kp=Kn cioè K'n(W/L)=K'p(W/L) cioè
2.5K'p(W/L)n=K'p(W/L)
ti va se ti posto il testo dell'esercizio direttamente?e ti dico quale è il mio prob?
quindi si considera il worst case (caso peggiore) e quindi per esempio si considerano i numero x di mos in serie sia di tipo p ed il numero y di mos in serie di tipo n e si fa
Wp/x = 4 quindi Wp = 4x
ed Wn/y = 10 quindi Wn = 10y
ora da qui mi ricavo facilmente il k= Kn / Kp e posso calcolarmi il tempo di propagazione.
cmq fino a qui ci siamo,ok ?
ciao e grazie della risposta ;)
allora
si considera inveritore simmetrico cmos quando
Kp=Kn cioè K'n(W/L)=K'p(W/L) cioè
2.5K'p(W/L)n=K'p(W/L)
ti va se ti posto il testo dell'esercizio direttamente?e ti dico quale è il mio prob?
Ahhhh, quindi tu nel K inglobi il fattore geometrico?
Adesso tornano le cose :D
Questo è l'esercizio:
"a) per una porta NAND cmos a 12 ingressi realizzata con Nmos con rapporto (W/L)=2/1 e Pmos con rapporto (W/L)=5/1 e caricata in uscita da un invertitore simmetrico con 1 nmos e 1 pmos dimensionati come sopra (Kp=Kn) valutare il Tp + lungo (worst case) rapportato al Tp di propagazione di riferimento simmetrico che costituisce il carico.
"
poichè il caso peggiore è quando nella rete dei pmos è la conduzione di uno solo
mentre nella rete degli nmos è quando conducono tutti e 12.
2/12=1/2 e a che mi serve questa equazione?
come faccio questo che mi chiede?
Ma perchè non provi da solo prima? :D
2/12=1/2 e a che mi serve questa equazione?
A parte che mancano le variabili :D
Più rigorosamente si deve uguagliare la serie di resistenze di canale P a quella di canale N e, avendo assegnato uno dei due W/L e sapendo che la mobilità N=2.5*mobilità P, calcolare l'altro W/L e quindi in definitiva la W (ricordo che L è fissa).
Se hai una NAND a 12 ingressi ti calcoli la resistenza (di canale) globale dei 12 N, la resistenza (di canale) dell'unico P e le uguagli, in quanto questo comporta a parità di carico capacitivo (cioè le capacità di gate) l'uguaglianza dei tempi di commutazione ;) (tau=RC, come tutti spero sappiano :D)
"a) per una porta NAND cmos a 12 ingressi realizzata con Nmos con rapporto (W/L)=2/1 e Pmos con rapporto (W/L)=5/1 e caricata in uscita da un invertitore simmetrico con 1 nmos e 1 pmos dimensionati come sopra (Kp=Kn) valutare il Tp + lungo (worst case) rapportato al Tp di propagazione di riferimento simmetrico che costituisce il carico.
"
poichè il caso peggiore è quando nella rete dei pmos è la conduzione di uno solo
mentre nella rete degli nmos è quando conducono tutti e 12.
2/12=1/2 e a che mi serve questa equazione?
infatti lo stavo provando a fare:è la domanda della discussione che mi ha bloccato ;)
da questi dati che abbiamo che ogni nmos hanno queste dimensioni (W/L)=2/1
ora poichè il caso peggiore è la conduzione di tutti quelli in serie( dodici) quindi 2/12.
Ora poichè non è stato definito una porta cmos alla quale dobbiamo far riferimento devo considerare il cmos ad area minima (W/L)n=2/1 e (W/L)p=5/1 quindi in particolare devo eguagliare questi 2/12 con 2/1
quindi ora anche io mi chiedo dove è la variabile.quindi come si fa questo esercizio:muro: :muro:
io lo so risolvere questo tipo di prob se mi danno un cmos a cui far riferimento e soprattutto non conoscendo le dimensioni dei mos utilizzati. poichè non so andare avanti ho chieto aiuto se era possibile;)
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