[Thread Ufficiale] Aspettando ZEN

[leoneazzurro]

Originariamente inviato da bjt2

Ora commento le varie immagini, ma ho visto che sia il bus tra l3 e l2, sia il bus tra le 2 l3 è 2x256 bit... Quindi, a differenza di intel, che con il ring bus e molti core può metterci più salti tra un core e l'altro, con Zen i salti sono al max 2...

Non so, io dalle slide li vedo come dei bus bidirezionali a 32 bytes (256 bits) mentre per le istruzioni il bus è ovviamente unidirezionale. Dato che però non sono entrato nella mente di chi ha fatto le slides, anche la tua interpretazione potrebbe essere corretta.

[maxsona]

Bon, ho messo 5000 $ su AMD ... tra l'altro entro fine anno la BCE alzerà i tassi e l'Euro scenderà rendendo più favorevole il cambio
Ritornerà a 40 $ ad azione

[george_p]

Originariamente inviato da leoneazzurro

Buona domanda. Potrebbe essere che la L3 si comporta in genere da esclusiva, ma potrebbe avere degli algoritmi per il prefetching che la portano ad avere in determinate situazioni dei duplicati dei dati/istruzioni della L2 (per aumenatere le prestazioni in alcune situazioni limite?). Le slides non rivelano questi dettagli, comunque.

Che faccia parte dei brevetti registrati da amd dopo il ritorno di Keller?
http://www.bitsandchips.it/9-hardwar...orare-la-cache

Originariamente inviato da maxsona

Bon, ho messo 5000 $ su AMD ... tra l'altro entro fine anno la BCE alzerà i tassi e l'Euro scenderà rendendo più favorevole il cambio
Ritornerà a 40 $ ad azione

Perdindirindina
Più che triplicati se li hai messi quando erano a 2!!!

E poi che investire su Amd non conviene

40 a fine anno? Pensi?
Potrebbe, finalmente dopo anni se lo merita.

[bjt2]

Originariamente inviato da capitan_crasy

img]http://i.imgur.com/KZdUFQkh.png[/img]
img]http://i.imgur.com/3cldh4sh.png[/img]
img]http://i.imgur.com/FbSsRAPh.png[/img]

Le prime 3 le ho già descritte...

Originariamente inviato da capitan_crasy

Conferma delle 4 istruzioni decodificate, 8 ritirate (IMPORTANTISSIMO), 4 pipeline 128 bit FPU combinabili in 2 FMAC, Op cache, L/S, SMT 2 e caratteristiche della cache

Originariamente inviato da capitan_crasy

L2 cache inclusiva (dei due thread) e caratteristiche delle unità L/S. Due sotto-code separate per la lettura e una per la scrittura

Originariamente inviato da capitan_crasy

L3 is filled with l2 victim. Quindi è una victim cache come al solito... La l3 è sempre stata una victim cache nelle architetture AMD e mi pare anche in quelle INTEL. Da notare i bus enormi tra le cache: 2x32bytes anche tra le L3!

Originariamente inviato da capitan_crasy

Quì è interessante. INTEL ci è arrivata con varie iterazioni a questo punto: le prime iterazioni dell'HTT avevano quasi tutto partizionato. Qui invece AMD ha quasi tutto condiviso dinamicamente. E in modalità ST è tutto a disposizione di quel thread.
Cosa è partizionato staticamente?
1)La microop queue: se la coda è abbastanza grande ha senso, perchè farla partizionata dinamicamente avrebbe rallentato il clock massimo.
2)La retire queue: stessa cosa di sopra. Tenere il critical path semplice aiuta ad avere clock alto
3)La store queue: questa non è critica perchè una volta messi in coda gli store si può proseguire e comunque la coda è più grande di BD

Da notare i blocchi in blu, che non mi pare sia presente in INTEL, dove è possibile dare priorità ai thread. Non so se sotto il controllo del SO o se è automatico, ma è interessante!

IMPORTANTE: notare i decoder e la uop cache in rosso. In BD i decoder, quando condivisi (in XV sono 2x4 decoder), erano usati a cicli alterni. Qui invece sono competitively shared, ossia in ogni ciclo ci possono essere 0-4 decoder assegnati a ognuno dei thread, con la somma <=4... Un grande avanzamento!

Originariamente inviato da capitan_crasy

Niente di interessante qui se non una cache L0 piccola e veloce, probabilmente per avere la massima velocità. Hash percetron mi sembra un termine di inteligenza artificiale, quindi presumo che il branch predictor sia molto inteligente...

Originariamente inviato da capitan_crasy

Molto interessante qui: sui 6 scheduler separati, Dresdenboy sul suo blog ne ha parlato come non necessariamente negativi, visti i brevetti AMD, perciò rimando a lui: http://dresdenboy.blogspot.it/2016/0...hot-chips.html

Per il resto:
-14 slot per ognuna delle 6 code, quindi anche rispetto ai vecchi k7/k8, che avevano scheduler separati, abbiamo una coda lunga.
-4 alu e 2 agu
-differential checkpoint: probabilmente è il famoso checkpointing per ridurre la latenza di mispredict
-2 branch: quindi, come INTEL, 2 ALU possono elaborare i salti (però su INTEL le porte sono condivise con la FPU)
-move elimination: chissà se ce l'ha anche intel... Male che vada siamo pari...
-8 retire: OTTIMO, non mi stancherò mai di ripeterlo...

IMPORTANTE: guardate le linee grigio tenue orizzontale, che partono dalle 4 code ALU, passano per le due code agu e vanno nella retire unit. Come vedete sono 4+3 dalla LS unit le linee grigie. Questo vuol dire che, a differenza di intel, le uop ALU sono accoppiate alle uop AGU nella retire unit, quindi le 8 uop ritirate significa macroop ALU+AGU, quindi questo è un ulteriore vantaggio su intel!

Originariamente inviato da capitan_crasy

4 decoder, non è specificato i limiti. Ne sapremo di più domani.
Stack engine con una sorta di cache L0: la rilettura di dati scritti da poco è processata subito (sul MEMFILE).
4 uop alla FP e 6 alla unità intera. Domani sapremo se sono 6+4 per ciclo o ci sono delle limitazioni
Inline istruction length decoder è interessante: nelle vecchie CPU, AMD le calcolava e le inseriva nella L1 al posto dei bit di ECC/parità e se non erano calcolati (perchè erano istruzioni appena caricate), si perdeva qualche ciclo per calcolarli...
Con questa soluzione, non solo non si perde tempo ulteriore a calcolarli, ma si può anche usare i bit ECC per quello per cui sono stati progettati: l'ECC!

Originariamente inviato da capitan_crasy

Sulla FPU nulla di interessante da dire, se non le 2 unità AES, la pipeline per la scrittura a 128 bit e il recovery accelerato, che fa sempre parte della riduzione della branch misprediction.

[bjt2]

Originariamente inviato da leoneazzurro

Non so, io dalle slide li vedo come dei bus bidirezionali a 32 bytes (256 bits) mentre per le istruzioni il bus è ovviamente unidirezionale. Dato che però non sono entrato nella mente di chi ha fatto le slides, anche la tua interpretazione potrebbe essere corretta.

Si, i bus sono 2 proprio perchè sono unidirezionali. Io intendevo questo... I bus bidirezionali sono un casino e possono esserci latenze aggiuntive per la inversione... Lo spazio sul chip c'è!

[george_p]

Originariamente inviato da bjt2

Conferma delle 4 istruzioni decodificate, 8 ritirate (IMPORTANTISSIMO), 4 pipeline 128 bit FPU combinabili in 2 FMAC, Op cache, L/S, SMT 2 e caratteristiche della cache

Ritirate? Si chiamano così e perché le han tolte?

[stefanonweb]

Originariamente inviato da maxsona

Bon, ho messo 5000 $ su AMD ... tra l'altro entro fine anno la BCE alzerà i tassi e l'Euro scenderà rendendo più favorevole il cambio
Ritornerà a 40 $ ad azione

Ciao, scusa. Che piattaforma usi e con che broker? Grazie.

[Piedone1113]

Può essere che ci siano degli algoritmi in hardware che se un dato viene richiesto più volte viene copiato da l2 in l3 e/o viceversa.
Questo permetterebbe sia agli altri core di avere accesso ai dati, sia di poter liberare spazio in L2 senza dover pescare i dati svuotati in ram ma trovandoli in L3.

Originariamente inviato da Veradun

Che vorrebbe dire?

L'unica cosa che mi viene in mente è che ogni complex abbia un accesso alla L3 del complex a fianco, per cui una L3 inclusiva diventa di fatto esclusiva nel caso di "accesso laterale". Però non mi sembra una spiegazione molto sensata.

Non può essere una spiegazione logica se la L2 di un core caria i dati dalla porzione di L3 di un altro core/modulo sempre inclusiva è la L3 (lo stesso dato presente in tutte le gerarchie di cache anche se non in modo diretto.

Originariamente inviato da Veradun

E ci dice anche che un 8c/16t avrà 16MB di L3, ma non condivisa fra i due "complex", che ne avranno a disposizione 8 ognuno (in media quindi 2MB a core).

Non so, credo che l'accesso alla L3 di un modulo differente sarà al max il 5% più lento, ma i dati nella L3 di un complex diverso saranno sempre disponibili e quindi ci saranno dati presenti nella L2 del modulo 1 che sono presenti nella L3 del modulo2.
Diversamente mi parrebbe una fesseria (sopratutto in ambito server dove molti dati possono essere necessari a diversi th che girano su moduli diversi)
Pensiamo a cinebench dove praticamente tutti i th hanno alcuni dati in comune meglio accedervi con una latenza superiore su un modulo diverso piuttosto che essere a corto di spazio cache e caricare sempre dalla ram

Originariamente inviato da leoneazzurro

la L2 é inclusiva e la L3 "quasi esclusiva" (parole AMD, eh!)

Mistero

Originariamente inviato da leoneazzurro

Buona domanda. Potrebbe essere che la L3 si comporta in genere da esclusiva, ma potrebbe avere degli algoritmi per il prefetching che la portano ad avere in determinate situazioni dei duplicati dei dati/istruzioni della L2 (per aumenatere le prestazioni in alcune situazioni limite?). Le slides non rivelano questi dettagli, comunque.

L'avevo scritto anch'io primo di leggere il tuo commento, concordo

[bjt2]

Originariamente inviato da george_p

Ritirate? Si chiamano così e perché le han tolte?

Le istruzioni, finchè non sono ritirate, sono in uno stadio intermedio. Lon la logica ooo ci si porta avanti con il lavoro, salvo poi alla fine verificare se la predizione dei salti era corretta e rendere "definitivi " i calcoli. Questo si fa allo stadio di retire: si rendono definitive le operazioni. E' questo il cuore della CPU. XV ne faceva 4/ciclo per 2 thread (!!!). Mentre ora Zen ne fa 8/ciclo...
Interessante sarebbe sapere quante ne ritira INTEL... Intanto per skylake si hanno 2*64 entry, mentre zen ne ha 2*96 (anche in intel è partizionato)

Haswell e SB possono ritirare 4 uops/ciclo, ma skylake è dato come improved, quindi saranno almeno 6, se non forse pari con Zen...

Secondo le prove di agner fog, skylake non supporta più di 5/6 uop/ciclo (fuse, quindi 7/8 in totale, ma anche le 8 di zen dovrebbero essere fuse), ma è comunque limitato a regime a 4/ciclo perchè il renamer a monte non può farne più di 4/ciclo. Comunque nella documentazione non è specificato quante sono e probabilmente non lo sapremo mai...

[leoneazzurro]

Originariamente inviato da bjt2

Si, i bus sono 2 proprio perchè sono unidirezionali. Io intendevo questo... I bus bidirezionali sono un casino e possono esserci latenze aggiuntive per la inversione... Lo spazio sul chip c'è!

Bisogna capire se è possibile la scrittura contemporaneamente alla lettura...

[bjt2]

Originariamente inviato da leoneazzurro

Bisogna capire se è possibile la scrittura contemporaneamente alla lettura...

Lo scopo dei due bus separati è proprio questo!

[george_p]

Originariamente inviato da bjt2

Le istruzioni, finchè non sono ritirate, sono in uno stadio intermedio. Lon la logica ooo ci si porta avanti con il lavoro, salvo poi alla fine verificare se la predizione dei salti era corretta e rendere "definitivi " i calcoli. Questo si fa allo stadio di retire: si rendono definitive le operazioni. E' questo il cuore della CPU. XV ne faceva 4/ciclo per 2 thread (!!!). Mentre ora Zen ne fa 8/ciclo...
Interessante sarebbe sapere quante ne ritira INTEL... Intanto per skylake si hanno 2*64 entry, mentre zen ne ha 2*96 (anche in intel è partizionato)

Haswell e SB possono ritirare 4 uops/ciclo, ma skylake è dato come improved, quindi saranno almeno 6, se non forse pari con Zen...

Secondo le prove di agner fog, skylake non supporta più di 5/6 uop/ciclo (fuse, quindi 7/8 in totale, ma anche le 8 di zen dovrebbero essere fuse), ma è comunque limitato a regime a 4/ciclo perchè il renamer a monte non può farne più di 4/ciclo. Comunque nella documentazione non è specificato quante sono e probabilmente non lo sapremo mai...

Ok grazie

[george_p]

Alcune considerazioni di Fottemberg di B&C:

Il sistema di cache sembra studiato per permettere l'utilizzo delle HBM nelle future APU (Come Cache l4), in combinazione con le normali DDR4. La regionalizzazione/semi esclusività della Cache L3 mi riporta alla mente questo brevetto: http://www.google.ch/patents/US20130073811. Potrebbe essere sempre collegato all'utilizzo della GPU con software HSA.

http://www.bitsandchips.it/forum/vie...p=91705#p91705

Interessante se è così, in AMD si son dati da fare per rendere la cpu flessibile nel tempo a lungo termine.

[bjt2]

http://www.pcgameshardware.de/AMD-Ze...C-1205041/#idx

Non ho capito bene l'orario, ma durante la presentazione di oggi all'Hotchips, sarà confrontato Zen anche con un 6900K! Non ho capito con che bench...

[leoneazzurro]

Blender

[george_p]

Originariamente inviato da bjt2

http://www.pcgameshardware.de/AMD-Ze...C-1205041/#idx

Non ho capito bene l'orario, ma durante la presentazione di oggi all'Hotchips, sarà confrontato Zen anche con un 6900K! Non ho capito con che bench...

Ma che differenza c'è con l'altro?

Originariamente inviato da leoneazzurro

Blender

Ancora Blenderino... spero ottimizzino assieme a Maxon per cinebench, forza Maxon

[Forum Rift]

Originariamente inviato da bjt2

http://www.pcgameshardware.de/AMD-Ze...C-1205041/#idx

Non ho capito bene l'orario, ma durante la presentazione di oggi all'Hotchips, sarà confrontato Zen anche con un 6900K! Non ho capito con che bench...

sarebbe fantastico vedere un bech su qualche gioco o magari 3 o 4 bench diversi per capire come si comporta in maniera piu' accurata.

[stefanonweb]

https://www.youtube.com/watch?v=WdLAP1ltIJ0

[bjt2]

Originariamente inviato da george_p

Ma che differenza c'è con l'altro?

Skylake il 6900K vs broadwell E.


Poi questo è 3.2-3.7. Il 4GHz è il turbo core 3.0 su un solo core selezionato e solo con driver INTEL, da vedere su che SO esiste sto driver......

[george_p]

Originariamente inviato da stefanonweb

https://www.youtube.com/watch?v=WdLAP1ltIJ0

Preferisco questo

https://www.youtube.com/watch?v=SOTFE7sJY-Q